高速電路中的電阻端接的優(yōu)缺點

2022

03-14

12:20:03

 441

來源：智能制造網(wǎng)

　　高速電路中的電阻端接的優(yōu)缺點

　　*，電路中如果阻抗不連續(xù)，就會造成信號的反射，引起上沖下沖、振鈴等信號失真，嚴(yán)重影響信號質(zhì)量，出現(xiàn)EMC問題。所以在進行電路設(shè)計的時候阻抗匹配是很重要的考慮因素。

　　對我們的PCB走線進行阻抗控制已經(jīng)不是什么高深的技術(shù)了，基本上是每個硬件工程師*的基本能力。但在具體電路中，只考慮走線的阻抗還不夠。實際電路都是由發(fā)送端、連線和接收端共同組成的。我們希望做到的是整個鏈路的阻抗都一致。但是實際電路中很難做到這一點，一般發(fā)送端的輸出阻抗會比較小，而接收端的輸入阻抗又很高，那么要處理好這對矛盾，端接就成為一種很自然的手段。因此，端接的本質(zhì)依然是阻抗匹配，這個是進行PCB設(shè)計的重中之重。

　　常見的端接方式有下面幾種：串聯(lián)端接、并聯(lián)端接、戴*端接和RC網(wǎng)絡(luò)端接。

　　下面就簡單介紹一下幾種端接方式的區(qū)別和優(yōu)缺點。

串聯(lián)端接

　　這是我們?nèi)菀紫氲揭渤Ｓ玫囊环N端接方式。發(fā)送端的輸出阻抗比較小，那么我們在電路上直接串聯(lián)一個電阻，使得輸出阻抗加上電阻阻值的總阻抗等于傳輸線阻抗，這樣就能保證阻抗的連續(xù)性，減小信號的反射。串聯(lián)端接實現(xiàn)比較簡單，缺點也比較明顯。由于線路中串聯(lián)了電阻，會影響信號的上升時間，這在高速電路中可能會引起問題。另外由于電阻的分壓，使得發(fā)送端輸出減小。串聯(lián)端接的電阻要放在盡量靠近發(fā)送端的位置，以便能發(fā)揮更好的作用。

　　并聯(lián)端接

　　當(dāng)接收端的輸入阻抗比較大時，我們可以考慮在接收端并聯(lián)端接一個電阻到地或者到電源。電阻的阻值等于走線的特征阻抗。通過這種方式實現(xiàn)阻抗匹配。這種方式和串聯(lián)端接一樣簡單易行，缺點是會消耗直流功率。上拉的時候能提高驅(qū)動能力，下拉的時候能提高對電流的吸收能力。

　　戴*端接

　　戴*端接就是采用上拉電阻和下拉電阻來共同組成端接電路，使得戴*等效阻抗等于傳輸線的特征阻抗以實現(xiàn)阻抗匹配。戴*端接的優(yōu)點是上拉電阻和下拉電阻都能用來吸收反射，在電路上沒有信號的時候，還能夠為電路提供一個直流電平，適合總線應(yīng)用。但是缺點也很明顯，那就是由于電阻的存在，該電源和地之間存在直流通路，直流功耗較大。

　　RC網(wǎng)絡(luò)端接

　　RC網(wǎng)絡(luò)端接是并聯(lián)端接的升級版，就是在并聯(lián)到地的電阻下面再增加一顆電容。這樣既能夠和并聯(lián)端接一樣減小反射，同時由于電容的存在隔離了直流，減小了直流功耗。當(dāng)然缺點也很明顯，RC電路的時間常數(shù)會影響信號的上升時間，在高速電路使用中要仔細(xì)計算。

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